ESD&ラッチアップテスト

EAG Laboratoriesは、ESDテスト(静電放電)およびラッチアップテストの業界リーダーです。 当社の経験豊富なエンジニアリングチームは、業界をリードする知識と、最新の半導体技術、回路設計、およびデバイス物理学に関する長年の実社会での経験を利用して、お客様のESDおよびラッチアップの結果を最適化します。 EAGを選択すると、ESDテストとラッチアップテストの分野で認められた専門家と協力することになります。 私たちは、テストデータの技術的解釈と結果の正確な評価とともに、最新のテスト方法論をお客様に提供することをお約束します。 さらに、EAGのITAR準拠のテストラボは、航空宇宙および防衛のクライアントを確実に保護します。

社内のPCBチームは、カスタムESDフィクスチャをすばやく作成して、結果が出るまでの時間を短縮することもできます。 さらに、EAGのESDチームは、顧客がワールドクラスにすぐにアクセスできるようにする、はるかに大規模なサービス組織の一部です。 故障解析、環境/信頼性テスト, FIB回路編集, 電子顕微鏡法 影響により ATEテストサービスなどを提供可能です。

9001台のThermoFisher Scientific Orion CDMマシンが利用可能であるため、EAGラボラトリーズは充電デバイスモデルテスト用の最大の容量と最新の機器を備えています。 ISO 2015:XNUMX認定のフルサービスラボでは、ESD障害の根本原因を特定するために、障害分析、高度な顕微鏡検査、および材料テストも提供しています。

 

 

HBM、MM、CDMテスト

適用HBMの仕様

  • JEDEC:JS-001-2017およびJESD22-A114(JS-001-2017に置き換えられました)
  • 国防総省:MIL-STD-883、メソッド3015.7
  • 自動車エレクトロニクス協議会:AEC-Q100-002およびAEC-Q101-001(JS-001-2017に基づく)
  • ESD協会:ESD STM 5.1-1998(JS-001-2017に置き換えられました)

該当するCDM仕様

  • JEDEC:JS-002-2018およびJESD22-C101(JS-002-2018に置き換えられました)
  • 自動車エレクトロニクス協議会:AEC-Q100-011およびAEC-Q101-005(JS-002-2018に基づく)
  • ESD協会:ESDA STM 5.3.1-1999(JS-002-2018に置き換えられました)

適用MMスペック

  • JEDEC:JESD22-A115(JEDECによって廃止されましたが、まだ利用可能です)
  • オートモーティブエレクトロニクスカウンシル:AEC-Q100-003およびAEC-Q101-002(AECでは廃止されていますが、まだ利用可能です)
  • ESD協会:ESD STM 5.2-1999(ESDAにより廃止されましたが、まだ利用可能です)
ラッチアップテスト

ラッチアップテストはESDテストと同じ自動テスターで実行されますが、テストは劇的に異なります。 ESDテストはバイアスの下では行われません。 ラッチアップテストは、DUTに電力を供給した状態で実行され、安定した低電流構成にするために信号がデバイスに印加されます。 Thermo Scientific Mk2やMk4などの自動テスターの設定には、専用のESD / LUワークシートが使用されます。 各テスタチャンネルは、電源、信号ピン、またはベクトルピンとしてプログラムすることができる独自の機能を持っています。

ICラッチアップ試験の目的は、ストレスパルスがCMOSまたはBi − CMOSプロセス技術内の寄生トランジスタ構造を活性化する、潜在的なラッチアップ事象を誘発および監視することです。 ラッチアップテストは、基本的にチップの物理的なレイアウト、回路ブロック同士の相対位置、および半導体材料の物理的要素からの予期しない電荷の除去方法についてのものです。

ラッチアップテストはJEDECラッチアップ仕様の現在の改訂に従って行われますが、JESD78の以前の改訂に従ってテストを行うこともできます。 テストは25°Cから125°Cまでの顧客指定の周囲温度で行うことができます。 非常に多くの変数があるため、ラッチアップテストは、作業ステートメント、作業テストを作成するための推定エンジニアリング時間、テストを実行するためのマシン時間、および顧客が要求したレポートに基づいてケースバイケースで見積もられます。

適用LUスペック

  • JEDEC:JESD78E
  • 自動車エレクトロニクス評議会:AEC-Q100-004(JESD78Eに基づく)
伝送線路パルス(TLP)試験

伝送線路パルス試験、またはTLP試験は、静電放電(ESD)保護構造の半導体特性評価のための方法です。 伝送線路パルス試験では、指定された長さの同軸ケーブルを介して高電流パルスが被試験ピン(PUT)に連続してより高いレベルで印加されます。 印加されたパルスは、ヒューマンボディモデル(HBM)ESD / LUワークシート要求イベント(または超高速TLP、またはVF − TLPの場合には充電装置モデル−CDM−イベント)を表す電流振幅および持続時間のものである。 入射パルスと反射パルスが評価され、印加されたTLPストレスに対するESD保護構造の応答を表す電圧 - 電流(VI)曲線が作成されます。 伝送線路パルステストは、電流パルスがアンペアオーダーであり、TLPテストの結果がESD保護構造のターンオン、スナップバック、およびホールド特性を示すことができるという点でユニークです。

伝送線路パルステストは、XNUMXつの非常に重要な方法で役立ちます。 第一に、TLPは、新しいプロセス技術および知的財産(IP)用のテストチップ上の入力/出力(I / O)パッドセルを特徴付けるために使用することができます。 TLPは、シミュレーションパラメータの開発、および革新的なパッドセル設計のためのさまざまなESD保護方式の相対的なメリットの定性的比較に非常に役立ちます。 第二に、TLPは、多くの場合、従来の標準ベースのコンポーネントESDテストと組み合わせて、電気的故障解析ツールとして使用できます。

TLP試験は、ESDA TLP試験方法、ESDA SPXNUMX − XNUMXに従って行われる。 TLPは、要求された作業の範囲に基づいて、テストを実行するための推定エンジニアリング時間、および顧客のレポートを要求などにより、ケースバイケースで見積もられます。

適用されるTLPの仕様

  • ESDA SP5.5-2003(ESD協会)

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