Tests HBM, MM et CDM
Spécifications HBM applicables
- JEDEC: JS-001-2017 et JESD22-A114 (remplacé par JS-001-2017)
- Département de la défense: MIL-STD-883, méthode 3015.7
- Automotive Electronics Council: AEC-Q100-002 et AEC-Q101-001 (basé sur JS-001-2017)
- Association ESD: ESD STM 5.1-1998 (remplacé par JS-001-2017)
Spécifications CDM applicables
- JEDEC: JS-002-2018 et JESD22-C101 (remplacé par JS-002-2018)
- Automotive Electronics Council: AEC-Q100-011 et AEC-Q101-005 (basé sur JS-002-2018)
- Association ESD: ESDA STM 5.3.1-1999 (remplacé par JS-002-2018)
Applicable MM Spécifications
- JEDEC: JESD22-A115 (obsolète par JEDEC, mais toujours disponible)
- Automotive Electronics Council: AEC-Q100-003 et AEC-Q101-002 (obsolète d'AEC, mais toujours disponible)
- Association ESD: ESD STM 5.2-1999 (obsolète par ESDA, mais toujours disponible)
Test de verrouillage
Bien que les tests de verrouillage soient effectués sur les mêmes testeurs automatisés que les tests ESD, les tests sont radicalement différents. Les tests ESD ne se font pas de manière biaisée. Le test de verrouillage est effectué avec le DUT alimenté et des signaux sont appliqués à la pièce afin de la placer dans une configuration stable à courant faible. Une feuille de calcul ESD / LU spécialisée est utilisée pour configurer des testeurs automatisés, tels que Thermo Scientific Mk2 ou Mk4. Chaque canal de testeur a la capacité unique d’être programmé en tant qu’alimentation, broche de signal ou broche vectorielle.
L'objectif des tests de verrouillage de circuit intégré est de déclencher et de surveiller un événement de verrouillage potentiel, où l'impulsion de contrainte active une structure de transistor parasite dans une technologie de processus CMOS ou Bi-CMOS. Les tests de verrouillage concernent essentiellement la disposition physique de la puce, la manière dont les blocs de circuit sont situés les uns par rapport aux autres et la manière dont une charge non anticipée est retirée des éléments physiques du matériau semi-conducteur.
Les tests de verrouillage sont effectués conformément à la révision en cours de la spécification de verrouillage JEDEC, mais les tests peuvent également être effectués conformément aux révisions précédentes de JESD78. Les tests peuvent être effectués à une température ambiante spécifiée par le client, de 25 ° C à 125 ° C. En raison du grand nombre de variables, les tests de verrouillage sont cités au cas par cas, en fonction de l'énoncé des travaux, du temps d'ingénierie estimé pour créer un test de travail, du temps machine pour exécuter le test et des rapports demandés par le client.
Spécifications LU applicables
- JEDEC: JESD78E
- Automotive Electronics Council: AEC-Q100-004 (basé sur JESD78E)
Test d'impulsion de ligne de transmission (TLP)
Le test d'impulsion de ligne de transmission, ou test TLP, est une méthode de caractérisation des semi-conducteurs des structures de protection contre les décharges électrostatiques (ESD). Dans le test d'impulsion de ligne de transmission, des impulsions de courant élevé sont appliquées à la broche sous test (PUT) à des niveaux successivement plus élevés via un câble coaxial de longueur spécifiée. Les impulsions appliquées sont d'une amplitude et d'une durée de courant représentatives de l'événement de demande de feuille de calcul ESD / LU du modèle de corps humain (HBM) (ou d'un événement de modèle de dispositif chargé - CDM - dans le cas de TLP très rapide, ou VF-TLP). Les impulsions incidentes et réfléchies sont évaluées, et une courbe tension-courant (VI) est développée qui décrit la réponse d'une structure de protection ESD aux contraintes TLP appliquées. Le test d'impulsion de ligne de transmission est unique car les impulsions de courant peuvent être de l'ordre de l'ampère, et les résultats du test TLP peuvent montrer les caractéristiques de mise sous tension, de remise en marche et de maintien de la structure de protection ESD.
Le test des impulsions sur la ligne de transmission est utile de deux manières très importantes. Tout d'abord, le TLP peut être utilisé pour caractériser les cellules de pavé d'entrée / sortie (E / S) sur les puces de test pour les nouvelles technologies de traitement et la propriété intellectuelle (IP). Le TLP est très utile pour développer des paramètres de simulation et pour effectuer des comparaisons qualitatives du mérite relatif de différents systèmes de protection ESD pour des conceptions innovantes de cellules de contact. Deuxièmement, le TLP peut être utilisé comme outil d'analyse des défaillances électriques, souvent en combinaison avec des tests ESD de composants classiques et basés sur des normes.
Le test TLP est effectué conformément à la méthode de test ESDA TLP, ESDA SP5.5-2003. TLP est cité au cas par cas, en fonction de l’ampleur des travaux demandés; temps d'ingénierie estimé pour effectuer le test et rapport demandé par le client.
Spécifications TLP applicables
- ESDA SP5.5-2003 (Association ESD)